避免PCB中的信号完整性问题对于设计者来说是一项极其复杂的任务。它需要一个了解信号完整性设计规则和技术。随着更快的逻辑系列的引入，设计者已经意识到简单的PCB布局不能满足信号完整性的要求。
高速设计带有特殊的信号完整性问题，如果处理不当，会让你头疼。工程师总是被建议考虑某些最好的PCB设计服务在早期设计周期中最小化信号完整性问题，从而避免昂贵的设计迭代。
随着我们的继续，我们将提供更多关于以下主题的见解：
什么是PCB中的信号完整性？
需要PCB中的信号完整性
导致PCB中信号完整性问题的9个因素
信号完整性（SI）表示信号无失真传播的能力。信号完整性就是通过传输线的信号质量。当信号从驱动器传输到接收器时，它给出了信号衰减量的测量值。这个问题在较低的频率下不是主要的问题，但是当PCB以更高的速度和高频（>50MHz）工作时，这是一个需要考虑的重要因素。在高频区，信号的数字和模拟方面都需要考虑。
传输介质对信号完整性的影响。
当一个信号从驱动器传播到接收器时，它不会保持不变，不管最初发送的是什么，都会收到不同程度的失真。这种信号失真是由阻抗失配、反射、振铃、串扰、抖动和地面弹跳. 设计者的首要目标应该是最小化这些因素，这样原始信号就可以以最小的失真到达目的地。此外，还需要特别注意保持信号质量并控制其在电子电路中的不良影响。阅读我们的帖子基于Altium的可控阻抗路由选择 .
需要PCB中的信号完整性当我们在PCB中出现信号完整性问题时，它可能无法按预期工作。可能吧以不可靠的方式工作——有时有效，有时无效。它可能在原型阶段，但往往无法批量生产；在实验室里可能有用，但不行现场可靠；它在旧的生产批次中工作，但在新的生产批次中失败，等等。在以下情况下，信号被称为失去完整性：
它会变形，也就是说，它的形状改变了想要的形状
不必要的电噪声叠加在信号上，使信号降低信噪比
它为板上的其他信号和电路产生不必要的噪声
在以下情况下，称PCB具有必要的信号完整性：
它内部的所有信号都能无失真地传播
它的设备和互连不易受到外来电的影响附近其他电气产品的噪声和电磁干扰（EMI）符合或优于监管标准
它不会在其他电路/电缆中产生、引入或辐射EMI/符合或优于监管标准的与其相关或附近的产品
也许PCB中信号完整性问题的最重要原因是信号上升时间更快。当电路和设备在低至中等频率下工作时，由于PCB设计而导致的信号完整性问题很少是一个问题。然而，当我们在高频（射频和更高）频率下工作，信号上升时间更短，PCB设计导致的信号完整性成为一个非常大的问题。
减少上升时间对信号完整性至关重要。
导致PCB中信号完整性下降的因素：
一般来说，快速的信号上升时间和高信号频率会增加信号诚信问题。出于分析目的，我们可以将各种信号完整性问题分为以下几类：
1.由于不受控制的线路阻抗引起的信号衰减网络上的信号质量取决于信号轨迹及其返回路径的特性。在线路上运行时，如果信号遇到线路阻抗的变化或不均匀，它将遭受反射，从而导致振铃和信号失真。
此外，信号上升时间越快，由不受控制的线路阻抗变化引起的信号失真就越大。我们可以通过减少或消除线路阻抗的变化，将反射引起的信号失真降至最低：
确保信号线及其返回路径作为具有统一受控阻抗的均匀传输线。
具有信号返回路径的，作为均匀平面放置在靠近信号层的地方。
确保受控阻抗信号线看到匹配的源阻抗和接收器阻抗-与信号线的特性阻抗相同。这可能需要在源端和接收端添加适当的端接电阻器。
阻抗不连续会导致振铃和信号失真。
如前所述，如果信号在传输过程中遇到阻抗的不连续性，它将遭受反射，从而导致振铃和信号失真。遇到以下情况之一时，线路阻抗会出现不连续：
当信号在其路径中遇到过孔时。
当一个信号分支成两条或两条以上的线路时。
当信号返回路径平面遇到不连续性时，例如当线头连接到信号线时，平面中出现分裂。
当线头连接到信号线时。
当信号线从源端开始时。
当信号线在接收端终止时。
当信号和回路连接到连接器引脚时。
而且，信号上升时间越快，阻抗不连续引起的信号失真就越大。我们可以将由于线路阻抗不连续签署人：
通过使用更小的微孔和HDI-PCB技术，最大限度地减少过孔和过孔存根引起的不连续性的影响。
减少跟踪存根长度
当一个信号在多个地方使用时，以菊花链方式而不是多分支方式路由跟踪。
源端和接收端的适当端接电阻器。
使用差分信号和紧密耦合的差分对，它们本质上对信号返回路径平面的不连续性更具免疫力。
确保在出现不连续性的连接器处，信号线尽可能短，信号返回路径尽可能宽。
信号在PCB上从源到接收器的传输时间是有限的。信号延迟与信号线长度成正比，与特定PCB层上的信号速度成反比。如果数据信号和时钟信号不匹配整体延迟，它们将在不同的时间到达接收机进行检测，这将导致信号失真；过大的偏差会导致信号采样误差。随着信号速度的提高，采样率也越来越高，允许的偏差也越来越小，从而导致更大的偏差倾向。
提示：一组信号线中的倾斜可以通过信号延迟匹配（主要是迹线长度匹配）来最小化。
4.信号衰减导致的信号衰减信号在PCB线路上传播时，由于导电痕迹电阻（由于趋肤效应，在更高频率下增加）和介质材料损耗因子Df，信号会受到衰减。这两种损耗都会随着频率的增加而增加，因此信号的高频分量将比低频分量受到更大的衰减；这会导致信号带宽的减少，然后由于信号上升时间的增加而导致信号失真；信号上升时间过长会导致数据检测错误。
提示：当信号衰减是一个重要的考虑因素时，必须选择合适的低损耗高速材料，并适当控制迹线的几何形状，以尽量减少信号损失。
5.由于以下原因导致信号退化串扰噪音
相邻PCB信号线的串扰。
信号线或返回路径平面上的快速电压或电流转换可能耦合到相邻信号线上，从而在相邻信号线上产生称为串扰和开关噪声的不必要信号。这种耦合是由于迹线之间的互电容和互感而产生的。这种电容和电感的相互耦合可以通过增加迹线之间的空间来减少。根据经验法则，空间应该是迹线宽度（3W）的三倍。和往常一样，更快的上升时间信号会产生更多的串扰和开关噪声。
串扰和开关噪声可通过以下方式降低：
增加相邻信号道之间的间隔。
使信号返回路径尽可能宽，并且像均匀的平面一样均匀，并且避免分裂返回路径。
使用低介电常数的PCB材料。
使用差分信号和紧密耦合的差分对，它们天生就更容易受到串扰。
电源和接地轨道或路径或平面的阻抗非常低，但有限的非零阻抗。当输出信号和内部门开关状态时，通过电源和接地轨道/路径/平面的电流发生变化，导致电源和接地路径中的电压下降。这将降低设备电源和接地引脚之间的电压。这种情况的频率越高，信号转换时间越快，同时切换状态的线路数量越多，电源和接地轨之间的电压降低就越大。这将减少信号的噪声裕度，如果过大，将导致设备故障。
为了减少这些影响配电网必须设计成使电力系统的阻抗最小化：
电源和接地平面应尽可能靠近并靠近PCB表面。这将通过感应降低。
多个低电感去耦电容器应跨电源和接地轨使用，并应尽可能靠近设备电源和接地引脚。
使用带有短引线的设备包。
在电源和接地上使用薄的高电容性磁芯，可大大增加电容并降低电源和接地轨之间的阻抗。阅读如何降低PCB版图中的寄生电容 .
EMI/EMC随频率和信号上升时间的加快而增加。对于单端信号电流，辐射远场强度随频率线性增加，与差分信号电流成平方关系。阅读EMI和EMC的PCB设计指南详细的解释
提示：EMI也可以通过减小电流回路面积来降低。
8.由于via stub 和trace stub 导致的信号完整性问题via stub是不用于信号传输的过孔部分。过孔短截线充当具有特定谐振频率的谐振电路，在该频率下它可以在其中存储最大能量。如果信号在该频率处或附近具有显着分量，则该信号分量将由于通孔短截线在其谐振频率处的能量需求而严重衰减。在下面描述的示例中，通孔的部分A用于从外层上的导体C1到内层上的导体Cn 的信号传播。但通孔的B部分是无关紧要的——因此，是via stub。在此处了解有关via stub及其对信号衰减和数据传输速率的影响的更多信息。
Via stub负责PCB中的重信号衰减。
长的短截线可能充当天线，从而增加符合EMC标准的问题。存根跟踪还可以产生对信号完整性产生负面影响的反射。上拉或下拉电阻器高速信号很常见树桩的来源。如果需要这样的电阻，则以菊花链的形式发送信号。
通过实现菊花链路由避免存根跟踪。
由于电流过大，电路的接地参考电平从原来的水平偏移。这是由于接地电阻和互连电阻（如连接线和迹线）造成的。因此，地面不同点的接地电压水平将不同。这被称为接地反弹，因为接地电压将随电流变化。
减少地面反弹的技术：
实施退耦电容接地
包括串联的限流电阻器。
将去耦电容器靠近引脚。
正确接地
信号的上升时间是 SI 问题中的一个关键参数。为了获得所需的信号完整性水平，我们应该关注阻抗控制、衰减、地弹、传播延迟和 EMI/EMC。在 PCB 的设计阶段应采取信号完整性措施，因为我们不能时不时地提出新设计。最好事先处理它，而不是让它实时破坏设备的性能。查看有关如何实现稳健的 PCB 设计工作流程以实现信号完整性的帖子？收集有关 PCB 设计信号完整性的更多信息。
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